[装机吧xp系统]错怪Intel了！10nm后制程升级难度惊人：逼近极限

[装机吧xp系统]错怪Intel了！10nm后制程升级难度惊人：逼近极限

随着闸极越做越小，制程线宽不断升级，由10年前的90nm，65nm一直升级到现在的14/16nm，10nm甚至7nm，摩尔定律都在有条不紊着指挥半导体行业前进的路线。但是随着源极和汲极之间的距离越来越短，半导体工艺的极限逐渐显露出来。

大多数人都发现了，升级到10nm和7nm所遇到的困难不是捂个被子睡个觉醒来就能解决的，因为除了技术原因还有诸多逐渐浮现出来的不可控因素。

在使用EUV后，线宽的微缩，制程的升级对于缺陷和微粒污染的容忍度将大幅度降低。

制造工具是决定圆晶良品率的关键，工具在沉积，蚀刻或清洁过程中有可能受到微粒物污染，这些颗粒物会从上一个生产步骤流入到下一个生产步骤，工艺不一致使得圆晶的特征形状，覆盖层和CD（特征尺寸）有偏差，从而导致大范围缺陷。

给定类型的工艺工具可能彼此不匹配，继而在通过不同工艺工具生产的圆晶之间产生差异，所有这些问题都会影响产量。

上述的制造过程所造成的差异会成为一个很麻烦的问题，如何理解这个困境？

比如有两台打字机，型号价格外观都一样，但因装配环境，零件精度等因素会导致手感有细微差别，因此即使是相同型号的EUV光刻机，有了正确的配置文件，强度恰好的光源，一致的稀有气体纯度，也需要做一些后期工作保证生产结果相同。

换到10、7nm工艺制程的半导体产品上，只要在生产时有个1、2nm的差错，都有可能造成不可估量的损失。

制程的每一次升级，制造难度都是呈指数级上升，现在我们听到的工艺名词最多也只能去到3nm，这是因为到了3nm节点上EUV光刻的随机性将增大，很难控制好EUV线宽边缘粗糙度（LER），影响CD和EPE。

同时摩尔定律也会在这个节点附近失效，接下来就是1nm以下的次纳米新技术和新材料的天下。a